DZIEKAN i RADA WYDZIAŁU ELEKTROTECHNIKI, AUTOMATYKI, INFORMATYKI i INŻYNIERII BIOMEDYCZNEJ AKADEMII GÓRNICZO-HUTNICZEJ im. STANISŁAWA STASZICA W KRAKOWIE | |
---|---|
zapraszają na PUBLICZNĄ DYSKUSJĘ NAD ROZPRAWĄ DOKTORSKĄ mgra inż. Mateusza Komorkiewicza |
|
Akceleracja algorytmów detekcji, analizy i klasyfikacji obiektów na podstawie strumienia wideo w układach reprogramowalnych |
|
TERMIN | 4 grudnia 2014 roku o godz. 10:00 |
MIEJSCE | pawilon B-1, sala 4 Al. Mickiewicza 30, 30-059 Kraków |
PROMOTOR | dr hab. inż. Marek Gorgoń, prof. n. - AGH |
RECENZENCI | dr hab. inż. Leszek J. Chmielewski, prof. n. - SGGW |
prof. dr hab. inż. Piotr Augustyniak - AGH | |
Z rozprawą doktorską i opiniami recenzentów można się zapoznać w Czytelni Biblioteki Głównej AGH, al. Mickiewicza 30 |
Akceleracja algorytmów detekcji, analizy i klasyfikacji obiektów na podstawie strumienia wideo w układach reprogramowalnych
mgr inż. Mateusz Komorkiewicz
Promotor: dr hab. inż. Marek Gorgoń, prof. n. – Akademia Górniczo-Hutnicza
Dyscyplina: Automatyka i Robotyka
W rozprawie doktorskiej opisuje się prace badawcze nad akceleracją algorytmów służących do detekcji, analizy i klasyfikacji obiektów w strumieniu wideo przy wykorzystaniu układów reprogramowalnych FPGA. Zaprezentowano sprzętową, w pełni potokową, architekturę umożliwiającą akcelerację algorytmu obliczania przepływu optycznego metodą Horna-Schuncka. W dalszej części pracy opisane zostały nowe architektury sprzętowe realizujące jednoprzebiegową analizę obiektów pierwszego planu. Umożliwiają one obliczenie deskryptora teksturowego GLCM dla obszarów obrazu, którym odpowiadają kolejne segmenty maski binarnej. Przedstawiono również nowatorską metodę zmiany kolejności danych w strumieniu wizyjnym, która umożliwia zaprojektowanie architektur sprzętowych pracujących z wyższymi częstotliwościami. Zaprezentowano przykład zastosowania opisanej metody do rozwiązania problemu obliczania histogramów blokowych. W pracy przedstawiono również wyniki akceleracji algorytmu HOG. Przebadano, jak modyfikacje różnych aspektów obliczeń wpływają na uzyskane rezultaty i rozmiar oraz maksymalną częstotliwość pracy architektury sprzętowej realizującej obliczenia. Opisane implementacje posłużyły do uruchomienia kompletnych torów wizyjnych na rzeczywistych kartach ewaluacyjnych z układami FPGA. Wyniki prac zostały opublikowane na konferencjach oraz w czasopismach naukowych.
Pełna wersja autoreferatu: autoreferat.pdf